Kami menulis modul testbench dan menjalankan simulasi di lingkungan ModelSim dari Altera.
Diperlukan
- - komputer;
- - lingkungan pengembangan terinstal Quartus II + ModelSim.
instruksi
Langkah 1
Langkah pertama adalah memastikan bahwa jalur ke alat ModelSim ditentukan di lingkungan pengembangan Quartus II. Untuk melakukan ini, buka menu Tools -> Options. Dalam opsi, buka Umum -> Opsi Alat EDA. Kami menemukan bidang ModelSim-Altera dan ketik C: / altera / 13.0sp1 / modelsim_ase / win32aloem ke dalamnya atau, dengan mengklik tombol dengan tiga titik, kami mencari direktori ini di komputer kami. Secara alami, untuk versi Quartus selain versi saya, Anda akan memiliki jalur sendiri ke direktori "win32aloem".
Langkah 2
Anda memiliki proyek untuk FPGA di Quartus II. Cara menulis tes, atau testbenches (testbench) - ini adalah topik untuk artikel terpisah. Untuk saat ini, mari kita asumsikan bahwa testbench Anda telah ditulis. Sekarang Anda perlu memberi tahu lingkungan pengembangan tes mana yang ingin Anda gunakan saat melakukan simulasi. Untuk melakukan ini, buka pengaturan melalui menu Tugas -> Pengaturan … Di jendela yang terbuka, di bagian Pengaturan Alat EDA -> Simulasi, klik tombol Test Benches … Di sini, omong-omong, Anda dapat mengatur beberapa tes dan beralih ke yang diperlukan saat mengkompilasi proyek.
Langkah 3
Jendela untuk mengedit tes telah terbuka. Kami belum membuat bangku tes, jadi daftarnya kosong. Klik tombol Baru … Di jendela yang terbuka, Anda perlu mengatur pengaturan pengujian.
Di sebelah kiri bidang, klik tombol dengan tiga titik. Pilih file dengan kode testbench dan klik Open. Sekarang klik tombol Tambah. Tes muncul dalam daftar tes.
Setelah itu, di bidang, atur nama modul tingkat atas yang ditentukan di testbench Anda. Anda dapat memasukkan nama apa saja di bidang, secara default akan secara otomatis dibuat sama dengan nama modul.
Itu saja, kami telah mengatur pengaturan tes dasar. Klik OK dua kali. Sekarang pengujian kami telah muncul di daftar dropdown bangku tes. Klik OK lagi.
Langkah 4
Jika Anda belum melakukan sintesis proyek, maka inilah saatnya untuk melakukannya. Pilih Processing -> Start -> Start Analysis & Synthesis dari menu, atau tekan kombinasi tombol Ctrl + K, atau cukup klik ikon yang sesuai di panel atas.
Langkah 5
Simulasi dapat dimulai. Pilih Alat -> Jalankan Alat Simulasi -> Simulasi RTL dari menu (1) atau klik ikon Simulasi RTL di panel atas (2).
Langkah 6
Alat ModelSim akan mulai, yang akan menjalankan semua instruksi yang tertulis di testbench Anda, dan berhenti (jika Anda secara khusus menunjukkan ini dengan direktif $ stop dalam kode pengujian). Layar akan menampilkan diagram level dari sinyal input dan output FPGA yang Anda jelaskan dalam proyek Anda.
